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    • 专利摘要:
    通信送信機または受信機の同相（Ｉ）及び直交（Ｑ）チャネル間のミスマッチを低減する方法が与えられる。典型的な実施形態では、別々の電圧を与えて、Ｑチャネルのミキサに対してＩチャネルのミキサのトランジスタのゲートまたはバルクをバイアスする。別の典型的な実施形態では、別々の電圧が与えられて、各チャネルに関連付けられたトランスインピーダンス増幅器のコモンモード参照電圧をバイアスする。受信されたまたは送信された信号の測定された残留側帯波を最小化するための、または受信されたまたは送信された信号のその他のパラメータを最適化するためのバイアス電圧を導く方法が更に与えられる。双方向または一方向電流デジタル／アナログコンバータ（ＤＡＣ）を用いて別個のバイアス電圧を生成する方法もまた開示される。
    公开号:JP2011507456A
    申请号:JP2010539673
    申请日:2008-12-15
    公开日:2011-03-03
    发明作者:チョクシ、オジャス・エム．；ボッス、フレデリック
    申请人:クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ；
    IPC主号:H04L27-00
    专利说明:

    [0001] この特許出願は、２００７年１２月１８日に出願され、本願の譲受人に譲渡され、且つ参照によりその開示が本明細書に明示的に組み込まれる、“I-Q Mismatch Calibration”と表題された米国仮特許出願番号６１／０１４，６６２に対する優先権を主張する。]
    技術分野

    [0002] 本開示は通信の送受信機に関し、より具体的には、通信の送受信機における同相成分（Ｉ：in-phase）及び直交成分（Ｑ：quadrature）のミキサ間のミスマッチを補正する方法に関する。]
    背景技術

    [0003] 通信の送受信機では、同相成分（Ｉ）及び直交成分（Ｑ）のキャリアとして知られる直交信号上に情報が変調されて、Ｉ及びＱチャネルが形成され得る。受信機では、このＩ及びＱチャネルが復調されて、所定の情報が再生され得る。一般的に、ミキサは各チャネルを変調または復調するために設けられ、すなわち、ＩチャネルにはＩミキサが設けられ、ＱチャネルにはＱミキサが設けられる。]
    [0004] 情報の正確な送受信のためには、Ｉ及びＱチャネルが通信リンク上で互いに直交し続けることが求められる。現実には、Ｉ及びＰチャネルの間のミスマッチ、例えば送信機または受信機におけるＩ及びＱチャネルのミキサ間のミスマッチが、Ｉ及びＱチャネル間の相関関係をもたらし、これによりＩチャネルからの情報がＱチャネルに“流れ出す（bleed）”。逆もまた同様である。このことは、情報信号の劣化（corruption）を生じさせる。]
    [0005] Ｉ及びＱチャネル間のミスマッチを低減する方法を提供することが望まれるだろう。]
    [0006] 本開示の側面は、少なくとも１つの同相成分（Ｉ）バイアス電圧またはＩバイアス電流を有するＩ信号経路と、少なくとも１つの対応する直交成分（Ｑ）バイアス電圧またはＱバイアス電流を有するＱ信号経路と、Ｉバイアス電圧またはＩバイアス電流の少なくとも１つが、Ｑバイアス電圧またはＱバイアス電流の対応する１つと異なる値を有するように、Ｉバイアス電圧、Ｉバイアス電流、Ｑバイアス電圧、またはＱバイアス電流の少なくとも１つを制御するオフセット較正制御とを備える装置を提供する。]
    [0007] 本開示の別の側面は、通信装置における同相成分（Ｉ）及び直交成分（Ｑ）信号経路間のミスマッチを低減する方法であって、Ｉ信号経路の要素についてのバイアスと、Ｑ信号経路の要素についてのバイアスとの間にオフセットを与えることを備える方法を提供する。]
    [0008] 本開示の更に別の側面は、同相成分（Ｉ）信号経路及び直交成分（Ｑ）信号経路と、Ｉ信号経路の要素についてのバイアスと、Ｑ信号経路の要素についてのバイアスとの間にオフセットを与える手段とを備える装置を提供する。]
    [0009] 本開示の更に別の側面は、通信装置において、Ｉ信号経路の要素と、対応するＱ信号経路の要素との間に与えられるべきオフセットを特定するコンピュータプログラム製品であって、コンピュータに対して、それぞれＩ及びＱ信号経路の出力に結合されたＩ及びＱ入力信号を測定させるコードと、コンピュータに対して、測定されたＩ及びＱ入力信号に基づいて、与えられたオフセットを調整させるコードとを備えるコンピュータ読み取り可能な媒体を備える、製品を提供する。]
    [0010] 本開示の更に別の側面は、第１デジタル信号及び第２デジタル信号を含む２つのデジタルで規定された電圧を、第１出力ノード及び第２出力ノードに生成される２つのアナログ電圧に変換する装置を提供し、この変換モジュールは、第１デジタル信号を第１アナログ電圧に変換する電圧デジタル／アナログコンバータと、第２デジタル信号を電流ノードの第２アナログ電流に変換する一方向電流デジタル／アナログコンバータと、オンされる際に、第１アナログ電圧を、第１出力ノード及び抵抗を介して電流ノードに結合するスイッチの第１の組と、オンされる際に、第１アナログ電圧を、第２出力ノード及び抵抗を介して電流ノードに結合するスイッチの第２の組とを備える。]
    図面の簡単な説明

    [0011] 図１は、通信システムにおける従来技術の受信機の典型的な実施形態を図示する。
    図２は、図１に示す受信機の典型的な実施形態を図示し、ここで追加のオフセット較正制御２００が、１つの制御電圧または制御電圧または制御電圧の組ＶＩを生成してＩミキサ１１０をバイアスし、１つの制御電圧または制御電圧の組ＶＱを生成してＱミキサ１２０をバイアスする。
    図３Ａは、図２に示すＩミキサ１１０の典型的な実施形態を図示し、ここで制御電圧ＶＩが、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のゲートをバイアスするために適用される。
    図３Ｂは、図２の受信機の典型的な実施形態を図示し、ここでオフセット較正制御２００が電圧ＶＩ＝Ｖgate１を生成し、これがＶgateとして、図３Ａを参照して述べたＩミキサ１１０のトランジスタのゲートに供給される。
    図３Ｃは、図２に示すＩミキサ１１０の代わりうる典型的な実施形態を図示し、ここで制御電圧ＶＩが、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４の基板（またはバルク）をバイアスするために適用される。
    図３Ｄは、図２の受信機の典型的な実施形態を図示し、ここで追加のオフセット較正制御２００が電圧ＶＩ＝Ｖbulk１を生成し、これが図３Ｃを参照して述べたＩミキサ１１０のトランジスタのバルクをバイアスする。
    図４は、本開示の方法に従って設定可能な、Ｉチャネルについてのアクティブミキサの典型的な実施形態を図示する。
    図５Ａはダイレクト・コンバージョン受信機（direct conversion receiver）を図示し、ここで完全差動トランスインピーダンス増幅器（ＴＩＡ）ＩＴＩＡ５１０及びＱＴＩＡ５２０がそれぞれＩ及びＱミキサ１１０及び１２０に結合される。
    図５Ｂは、ダイレクト・コンバージョン受信機についての電圧ベースアーキテクチャを図示し、トランスコンダクタンス（Ｇｍ）ステージが各ミキサの前に設けられ、各ミキサの後ろに電圧増幅器（Ａｖ）ステージが設けられる。
    図５Ｃは、図５Ｂのアーキテクチャの典型的な回路の一部を図示し、図５ＢのＧｍステージ５５０が、抵抗負荷ＲＬを有する単純な差動ペアとして実装される。
    図５Ｄは、Ｇｍステージ出力のコモンモード（common-mode）のバイアス電圧が直接に制御され得るスキームを示す。
    図６は、別々のゲートバイアス電圧ＶgateI１及びＶgateI２がＩミキサに与えられ、別々のゲートバイアス電圧ＶgateQ１及びＶgateQ２がＱミキサに与えられる典型的な実施形態を図示する。
    図６Ａは、Ｉ及びＱミキサ間のネット（net）のオフセットと、各ミキサの差動ペアにおけるトランジスタＭ１、Ｍ４とＭ２、Ｍ３との間のオフセットとの両方を調整出来る、生成されたミキサ較正制御６００を図示する。
    図７は、ダイレクト・コンバージョン受信機の典型的な実施形態を図示し、各ミキサのゲートバイアス電圧、基板バイアス電圧、及びコモンモード参照電圧が全て、オフセット較正制御２００によって調整され得る。
    図８は、本開示に従った送受信機装置の典型的な実施形態を図示し、ＡＤＣ＿Ｉ１５０及びＡＤＣ＿Ｑ１６０のデジタル出力信号Ｉ及びＱがベースバンドプロセッサ８００に供給される。
    図９は、ベースバンドプロセッサ８００により測定されたようにバイアス電圧ＶＩ及びＶＱを較正してＲＳＢを最小化するための、オフセット較正制御２００によって実施されるアルゴリズムの典型的な実施形態を図示する。
    図１０は、本明細書に開示された技術が、送信機装置におけるＩ−Ｑミスマッチを補正するために適用される典型的な実施形態を図示する。
    図１１は、双方向電流デジタル／アナログコンバータ（ＤＡＣ）を用いて電圧ＶＩ及びＶＱを生成する電圧及び電圧オフセット生成器の典型的な実施形態を図示する。
    図１２は、一方向電流ＤＡＣを用いる電圧及び電圧オフセット生成器の典型的な実施形態を図示する。] 図１ 図１０ 図１１ 図１２ 図２ 図３Ａ 図３Ｂ 図３Ｃ 図３Ｄ 図４
    実施例

    [0012] 添付図面に関連して以下で為される詳細な説明は、この発明の典型的な実施形態の記述として意図され、この発明が実施され得る唯一の典型的な実施形態を示すことを意図されたものではない。本説明を通して使用される用語“典型的”は、“例、事例、または例証として扱う”ことを意味し、他の典型的な実施形態よりも好ましくまたは有利であると解釈されるべきでは必ずしもない。詳細な説明は、この発明の典型的な実施形態の十分な理解を与える目的で、具体的な詳細を含む。この発明の典型的な実施形態が、これらの具体的な詳細無しで実施し得ることは、当業者には明白であろう。ある事例では、本明細書で提示される典型的な実施形態の新規性が不明瞭になることを避けるために、周知の構造及びデバイスはブロック図の形で示される。]
    [0013] 本明細書及び特許請求の範囲において、ある要素が、別の要素に“接続され”または“結合され”として参照される場合、この別の要素に直接に接続または結合されても良いし、または介在する要素が存在しても良いことが理解されるだろう。逆に、要素が別の要素に“直接に接続され”または“直接に結合され”として参照される場合には、要素は介在しない。]
    [0014] 図１は、通信システムの従来技術の受信機の典型的な実施形態を図示する。図１において、差動ＲＦ入力信号ＲＦ＿ＩＮｐ／ＲＦ＿ＩＮｎが低ノイズ増幅器（ＬＮＡ）１００に与えられ、低ノイズ増幅器１００は、この入力信号を増幅して、差動ＲＦ信号ＲＦｐ／ＲＦｎを生成する。ＲＦｐ／ＲＦｎは、Ｉミキサ１１０及びＱミキサ１２０に与えられる。Ｉミキサ１１０は、ＲＦｐ／ＲＦｎを、差動の同相成分（differential in-phase）の局部発振器信号ＬＯ＿Ｉｐ／ＬＯ＿Ｉｎとミキシングし、Ｑミキサ１２０は、ＲＦｐ／ＲＦｎを、差動の直交成分（differential quadrature）の局部発振器信号ＬＯ＿Ｑｐ／ＬＯ＿Ｑｎとミキシングする。ミキサ１１０、１２０の出力は、ローパスフィルタ１３０、１４０にそれぞれ供給され、引き続きアナログ／デジタルコンバータ１５０、１６０でデジタル化されて、デジタル出力Ｉ及びＱが生成される。] 図１
    [0015] 図１に示す受信機が、ダイレクト・コンバージョン受信機（direct conversion receiver）であること、すなわち、受信されたＲＦ信号がミキサ１１０、１２０によってベースバンドに直接に変換されることに留意する。当業者は、本明細書に開示された方法が、非ゼロの中間周波数を有する受信機に容易に適用出来得ることを認識するだろう。そのような典型的な実施形態は、本開示の範囲内にあると意図される。] 図１
    [0016] 図１に示される具体的な受信機アーキテクチャは、２つの信号経路を有すると見なされ得ることに留意する。すなわち、Ｉミキサ１１０、ＬＰＦ＿Ｉ１３０、ＡＤＣ＿Ｉ１５０を含むＩ信号経路と、Ｑミキサ１２０、ＬＰＦ＿Ｑ１４０、ＡＤＣ＿Ｑ１６０を含むＱ信号経路である。特に断りの無い限り、信号経路またはチャネルのいずれか（ＩまたはＱ）に関して為された説明は、一般的に他の信号経路またはチャネルに適用され得ることを、当業者は認識するだろう。] 図１
    [0017] 当業者は、Ｉ信号経路またはＱ信号経路が、図１の代表的なアーキテクチャに示されるよりも少ない、または多い要素を含み得ることを、認識するだろう。例えば、ＩまたはＱ信号経路はまた、図示される要素に加えて、フィルタ、増幅器、トランスインピーダンス（Ｇｍ）ブロックを含んでも良い。本明細書に開示される技術は、明示的には述べられていない他のそのような要素にも、当業者によって同様に適用されることが意図されている。当業者はまた、Ｉ及びＱ信号経路が、受信機アーキテクチャのみならず送信機アーキテクチャにも存在し得ること、及び、そのため本開示の技術が送信機アーキテクチャにも同様に適用され得ることを認識するだろう。] 図１
    [0018] 図１では、Ｉ局部発振器信号ＬＯ＿Ｉ及びＱ局部発振器信号ＬＯ＿Ｑは、互いの位相のずれが９０°となるよう設計されている一方、Ｉミキサ１１０及びＱミキサ１２０は、同一の利得応答を有するように設計されている。実際には、ＬＯ＿ＩとＬＯ＿Ｑとの間の位相差は、９０°からずれているだろう。そしてＩミキサ１１０及びＱミキサ１２０の利得はミスマッチ（mismatch）しているだろう。Ｉ及びＱ信号経路間の他の不均衡と同様にこれらのファクターは、まとめて“Ｉ−Ｑミスマッチ”と呼ばれ得る。Ｉ−Ｑミスマッチは、復調された情報信号の、望ましくない劣化を引き起こし得る。] 図１
    [0019] 本開示の一側面によれば、Ｉ及びＱ信号経路をバイアスするために使用される対応する電圧間にオフセットを与えることによりＩ−Ｑミスマッチを低減する、方法が与えられる。]
    [0020] 図２は、図１に示す受信機の典型的な実施形態を図示し、追加のオフセット較正制御２００が、Ｉミキサ１１０をバイアスする１つの制御電圧または制御電圧または制御電圧のセットＶＩを生成し、Ｑミキサ１２０をバイアスする１つの制御電圧または制御電圧のセットＶＱを生成する。当業者は、本明細書に開示された方法が、ＩまたはＱミキサの一方については固定された（調整不可能な）バイアス電圧またはバイアス電圧のセットに、他方のミキサについては可変（調整可能な）のバイアス電圧に適用するよう、容易に変形され得ることを理解するだろう。そのような典型的な実施形態は、本開示の範囲内のものであると意図される。] 図１ 図２
    [0021] ＶＩ及びＶＱは、Ｉ及びＱミキサに供給されるように図２では示されているが、当業者は、本明細書で後に述べられる原理に従って、バイアス電圧が、Ｇｍブロック及び／またはトランスインピーダンス増幅器ブロックのような他の要素に供給され得ることを理解するだろう。当業者は、このバイアス電圧のオフセットが、信号経路のネット（net）の利得（例えば振幅または位相）に寄与するいずれかの信号経路における要素に供給され得ることを理解するだろう。そのような典型的な実施形態は、本開示の範囲内にあると意図される。] 図２
    [0022] 図３Ａは、図２に示すＩミキサ１１０の典型的な実施形態を図示し、ここで制御電圧ＶＩは、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のゲートをバイアスするために適用される。図３Ａでは、差動の同相の局部発振器信号ＬＯ＿Ｉｐ／ＬＯ／Ｉｎが、結合キャパシタＣ１及びＣ２を介して、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のゲートに交流（ＡＣ）結合されている。制御電圧ＶＩは、ゲートバイアス電圧Ｖgateにセットされ、これは抵抗Ｒ１及びＲ２を介してトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のゲートに供給される。差動信号ＲＦｐ／ＲＦｎのＲＦｐ及びＲＦｎは、それぞれ差動ペアＭ１／Ｍ２及びＭ３／Ｍ４のソースにＡＣ結合されている。動作中、差動出力電流Ｉoutp／Ｉoutnは、ＬＯ信号とＲＦ信号とのミキシング結果（mixed product）に比例する信号成分を含む。] 図２ 図３Ａ
    [0023] 図３Ａに示された典型的な実施形態が、制御電圧ＶＱを用いて、Ｑミキサ（図示せず）におけるトランジスタの対応するゲートをバイアスするために同様に応用され得ることを、当業者は理解するだろう。] 図３Ａ
    [0024] 図３Ｂは、図２の受信機の典型的な実施形態を図示し、ここでオフセット較正制御２００が電圧ＶＩ＝Ｖgate１を生成し、これがＶgateとして、図３Ａを参照して述べたＩミキサ１１０のトランジスタのゲートに供給される。オフセット較正制御２００はまた、Ｑミキサ１２０に供給される電圧ＶＱ＝Ｖgate２を生成し、これは、図３Ａに示したＩミキサと同様に実装されるＱミキサにおけるトランジスタの対応するゲートをバイアスするために使用される。電圧ＶＩとＶＱとの間に計画的なオフセットを導入することにより、Ｉ及びＱ信号経路間のミスマッチが補正され得る。] 図２ 図３Ａ 図３Ｂ
    [0025] 図３Ｃは、図２に示すＩミキサ１１０の代わりうる典型的な実施形態を図示し、ここで制御電圧ＶＩは、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４の基板（またはバルク）をバイアスするために供給される。図３Ｃでは、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のゲートバイアスは固定されても良く、または本明細書において前に開示された原理に従って可変とされても良い。簡略化のため、トランジスタのゲートバイアスの詳細は、図３Ｃからは省略されている。] 図２ 図３Ｃ
    [0026] 図３Ｃに示される典型的な実施形態が、制御電圧ＶＱを用いて、Ｑミキサ（図示せず）におけるトランジスタの対応するバルクをバイアスするために同様に応用され得ることを、当業者は理解するだろう。] 図３Ｃ
    [0027] 図３Ｄは、図２の受信機の典型的な実施形態を図示し、ここでオフセット較正制御２００は、図３Ｃを参照して述べたＩミキサ１１０のトランジスタのバルクをバイアスする電圧ＶＩ＝Ｖbulk１を生成する。オフセット較正制御２００はまた、Ｑミキサ１２０に供給されるＶＱ＝Ｖbulk２を生成し、これは図３Ｃに示すミキサと同様に実装されるＱミキサにおけるトランジスタの対応するバルクをバイアスするために使用される。電圧Ｖbulk１とＶbulk２との間に計画的なオフセットを導入することにより、Ｉ及びＱ信号経路間のミスマッチが補正され得る。] 図２ 図３Ｃ 図３Ｄ
    [0028] 当業者は、図３Ｄに示された技術によれば、Ｉチャネルのミキサのバルク電圧は、Ｑチャネルのミキサのそれとは異なるべきであるので、Ｉチャネルのミキサのトランジスタ（Ｍ１、Ｍ２、Ｍ３、Ｍ４）は、Ｑチャネルのミキサの対応するトランジスタとは異なるウェル内に設けられる必要があることを理解するだろう。このことは、深いＮウェルオプションを有するＲＦプロセス技術により可能であり得る。] 図３Ｄ
    [0029] 当業者は、図３Ａ及び３Ｃに示されるパッシブミキサを参照して説明された技術が、アクティブミキサのトポロジ（topology）にも適用され得ることを理解するだろう。そのような典型的な実施形態は、本開示の範囲内にあると意図される。] 図３Ａ
    [0030] 例えば図４は、本開示の方法に従って設定可能な、Ｉチャネルについてのアクティブミキサの典型的な実施形態を図示する。図４では、トランジスタＭ５及びＭ６は、アクティブミキサのそれぞれ差動ペアＭ１、Ｍ２、及びＭ３、Ｍ４にバイアス電流を供給する。図４のトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４に供給されるゲートバイアスＶＩは、図３Ａを参照して述べたように、Ｉ−Ｑの不均衡を補正するため、Ｑミキサ（図示せず）に供給されるゲートバイアスＶＱに対してオフセットされ得る。トランジスタのバルクバイアス（図示せず）もまた、図３Ｃを参照して述べたように、調整可能とされ得る。] 図３Ａ 図３Ｃ 図４
    [0031] 典型的な実施形態では、オフセット較正制御２００は、Ｉ−Ｑの不均衡の補正のため、Ｑミキサ（図示せず）の対応するバイアストランジスタに供給される対応するゲートバイアスＶＢＩＡＳＱに対してオフセットされ、バイアストランジスタＭ５、Ｍ６に供給されるゲートバイアスＶＢＩＡＳＩを生成し得る。また別の典型的な実施形態では、ＲＦ信号ＲＦ_ｐ／ＲＦ_ｎは、図４に示すようにトランジスタＭ５、Ｍ６のドレインにＡＣ結合されるよりもむしろ、Ｍ５、Ｍ６のゲートにＡＣ結合されても良い。そのような典型的な実施形態は、本開示の範囲内にあると意図される。] 図４
    [0032] 当業者は容易に、アクティブまたはパッシブミキサのための代わりうる回路トポロジを導くことが出来、またＱミキサの要素に対するオフセットを有するＩミキサの要素をバイアスするために本開示の原理を応用し得る。そのような典型的な実施形態は、本開示の範囲内にあると意図される。]
    [0033] 図５Ａはダイレクト・コンバージョン受信機を図示し、ここでミキサが電流出力を有する場合において、完全差動（fully differential）トランスインピーダンス増幅器（ＴＩＡ： transimpedance amplifier）ＩＴＩＡ５１０及びＱＴＩＡ５２０がそれぞれＩ及びＱミキサ１１０及び１２０に結合される。ＴＩＡは、上記ミキサの差動出力電流を、差動電圧に変換する。各ＴＩＡには、完全差動ＴＩＡのコモンモード（common-mode）フィードバック（ＣＭＦＢ）回路のための参照電圧をセットする電圧ＶＣＭ１またはＶＣＭ２を受信する入力が設けられる。当業者は、参照電圧ＶＣＭ１またはＶＣＭ２によりセットされるレベルの近くで、各ＴＩＡのコモンモード電圧出力を駆動するよう、ＣＭＦＢ回路が設計されることを理解するだろう。] 図５Ａ
    [0034] 典型的な実施形態では、オフセット較正制御２００によって、ＩＴＩＡ５１０に供給されるコモンモード電圧ＶＣＭ１と、ＱＴＩＡ５２０に供給されるコモンモード電圧ＶＣＭ２との間にオフセットが導入される。オフセット較正制御２００によって生成された電圧ＶＩ及びＶＱは、電圧ＶＣＭ１及びＶＣＭ２に対応し得る。電圧ＶＣＭ１及びＶＣＭ２間の計画的なオフセットの導入により、Ｉ及びＱチャネル間のミスマッチが補正され得る。]
    [0035] 当業者は、本開示に従って、Ｉ及びＱチャネルに存在する、対応するコモンモードバイアス電圧間に、オフセットが全般的に導入され得ることを理解するだろう。例えば図５Ｂは、ダイレクト・コンバージョン受信機についての電圧ベースアーキテクチャを図示し、トランスコンダクタンス（Ｇｍ）ステージが各ミキサの前に設けられ、各ミキサの後ろに電圧増幅器（Ａｖ）ステージが設けられる。図５Ｃは、図５Ｂのアーキテクチャの典型的な回路の一部を図示し、図５ＢのＧｍステージ５５０、５６０が、抵抗負荷ＲＬを有する単純な差動ペアとして実装される。当業者は、図５ＣにおけるＧｍステージ５５０、５６０の差動出力のコモンモード電圧が、様々な要因の幾つかによって制御され得ることを理解するだろう。この要因には、抵抗値ＲＬ、トランジスタＭ１、Ｍ２のサイズ、及び／またはバイアス電流ＩＢの値が含まれる。受信機のＩ及びＱチャネル間のオフセットが、これらの要因の幾つかにより導入され、これにより本開示に従ってミキサの不均衡が補正され得る。] 図５Ｂ 図５Ｃ
    [0036] あるいは、いずれかのチャネルのコモンモードバイアス電圧は、Ｇｍステージについての図５Ｄに示すようなスキームを用いて、直接に制御されても良い。図５Ｄでは、参照電圧ＶＲＥＦＩは、フィードバック増幅器ＡＣＭを介して、ＩミキサについてのＧｍステージ出力のコモンモード電圧をセットし得る。同様に参照電圧ＶＲＥＦＱは、Ｑミキサについての対応するＧｍステージ出力のコモンモード電圧をセットし得る（図示せず）。ＶＲＥＦＩとＶＲＥＦＱとの間にオフセットを導入することで、本開示の原理が適用され得る。] 図５Ｄ
    [0037] 典型的な実施形態では、本開示に従ってＩ及びＱミキサのゲート間及び基板間へバイアスオフセットを適用する方法が、２００７年９月２８日に出願され、本願の譲受人に譲渡され、参照によりその内容の全てが組み込まれる、“Offset correction for passive mixers”と表題された米国特許出願番号１１／８６４，３１０の開示に従った、各ミキサの差動ペアの各トランジスタ間にバイアスオフセットを適用する技術に組み合わされ得る。例えば図６は、別々のゲートバイアス電圧ＶgateI１及びＶgateI２がＩミキサに与えられ、別々のゲートバイアス電圧ＶgateQ１及びＶgateQ２がＱミキサに与えられる典型的な実施形態を図示する。そして図６Ａは、Ｉ及びＱミキサ間のコモンモードオフセットと、各ミキサの差動ペアにおけるトランジスタＭ１、Ｍ４とＭ２、Ｍ３との間の差動オフセットとの両方を調整出来る、生成されたミキサ較正制御６００を図示する。] 図６ 図６Ａ
    [0038] 当業者は、更なるゲート電圧（図示せず）が、図６の各ミキサにおけるトランジスタＭ１−Ｍ４のそれぞれを個別にバイアスするために供給され得ることを認識するだろう。] 図６
    [0039] 図７は、ダイレクト・コンバージョン受信機の典型的な実施形態を図示し、各チャネルのゲートバイアス電圧、基板バイアス電圧、及びコモンモード参照電圧が全て、オフセット較正制御２００によって調整可能とされる。この典型的な実施形態では、信号ＶＩ及びＶＱは、それぞれがチャネルあたり１つ以上の制御電圧を有するコンポジット信号である。] 図７
    [0040] 当業者は、全般に、各信号ＶＩ及び／またはＶＱが、チャネルのバイアスを調整するための、上記に開示された幾つかのまたは全てのバイアス電圧を含むコンポジット信号であって良いことを認識するだろう。典型的な実施形態では、チャネルのひとつについてのバイアス電圧のいくつかまたは全ては固定される、すなわち調整不可能とされる一方で、他のチャネルについての対応するバイアス電圧は、オフセット較正制御２００を介して調整可能とされ得る。そのような典型的な実施形態は、本開示の範囲内にあると意図される。]
    [0041] Ｉ−Ｑ信号経路内の要素へバイアスオフセットを与える方法は、以上において開示されてきた。チャネルにおけるＩ−Ｑミスマッチを低減するためにバイアスオフセットを調整する方法は、更に以下で開示される。]
    [0042] 図８は、本開示に従った送受信機装置の典型的な実施形態を図示し、ＡＤＣ＿Ｉ１５０及びＡＤＣ＿Ｑ１６０のデジタル出力信号Ｉ及びＱがベースバンドプロセッサ８００に供給される。ベースバンドプロセッサ８００は、デジタル信号Ｉ及びＱの１つまたはそれ以上の特性を測定し、そしてオフセット較正制御２００に結合されている。ベースバンドプロセッサ８００で測定されたＩ及びＱ信号の特性に基づいて、オフセット較正制御２００は制御電圧ＶＩ及びＶＱを生成する。] 図８
    [0043] 典型的な実施形態では、オフセット較正制御２００は、電圧ＶＩ及びＶＱをセットして、これにより、信号Ｉ及びＱからベースバンドプロセッサ８００により測定されたように、受信機の残留側帯波（ＲＳＢ：residual sideband）を最小化し得る。]
    [0044] 図６Ａに図示されたもののような典型的な実施形態では、全般オフセット較正制御（general offset calibration control）６００が、受信機の２次入力インターセプトポイント（ＩＩＰ２：second-order input intercept point）及びＲＳＢを一緒に最適化し得る。当業者は、先に本明細書で参照された、“Offset correction for passive mixers”と表題された米国特許出願番号１１／８６４，３１０、及び本願の開示に基づいて、上記最適化スキームを得ることが出来るだろう。] 図６Ａ
    [0045] 図８では、アンテナ８２０はアンテナ接続部８４０に結合される。アンテナ８２０は、送受切り替え部８３０に結合される差動信号ｐ／ｎを生成する。送受切り替え部８３０は、アンテナ接続部８４０を、受信チェーン（ＲＸ）８５０または送信チェーン（ＴＸ）８１０のいずれかに結合するように構成され得る。] 図８
    [0046] 較正の目的で受信機に至る入力信号ＲＦ＿ＩＮｐ／ＲＦ＿ＩＮｎを制御するため、制御された入力信号が、アンテナ８４０を介して受信機に供給され得る。あるいは、送信機（ＲＸ）８１０が制御された信号を生成し、そして送受切り替え部８３０が残留結合（residual coupling）を介してＴＸ出力をＲＸ入力に結合しても良い。あるいは、あるアーキテクチャ（図示せず）において、ＴＸ８１０で生成された制御された信号は、較正フェーズの期間、ＲＸ入力に直接に結合されても良い。すなわち、送受切り替え部８３０がバイパスされる。典型的な実施形態では、制御された信号は、single reference toneを有し得る。]
    [0047] 図９は、ベースバンドプロセッサ８００により測定されたようにバイアス電圧ＶＩ及びＶＱを較正してＲＳＢを最小化するための、オフセット較正制御２００によって実施されるアルゴリズムの典型的な実施形態を図示する。図９では、較正フェーズは、電圧ＶＩ、ＶＱについての初期値を選択することにより、ステップ９００で開始する。ステップ９００ではまた、入力信号ＲＦ＿ＩＮｐ及びＲＦ＿ＩＮｎが、上記議論されたいずれかの方法により、受信機に供給される。] 図９
    [0048] ステップ９１０では、選択されたＶＩ、ＶＱに対応する信号Ｉ及びＱの１つまたはそれ以上のパラメータが、ベースバンドプロセッサ８００によって測定され、記録され得る。典型的な実施形態では、当該パラメータは、信号Ｉ及びＱにおいて測定された残留側帯波（ＲＳＢ）であり得る。代わりうる典型的な実施形態では、当該パラメータは、オフセット較正制御２００によって生成された電圧ＶＩ、ＶＱにより影響を受け得るあらゆるパラメータであっても良い。]
    [0049] ステップ９２０においてこのアルゴリズムは、ＶＩ、ＶＱについての最後のバイアスセッティングに達したか否かを判断する。達していなければ、ステップ９３０において、次の候補となるＶＩ、ＶＱセッティングに進み得る。そしてアルゴリズムはステップ９１０に戻り、新たなＶＩ、ＶＱに対応する所定のパラメータが測定され得る。ステップ９２０で最後のＶＩ、ＶＱセッティングに到達すると、アルゴリズムはステップ９４０に進む。]
    [0050] 本方法では、候補となるＶＩ、ＶＱセッティングを経ることにより、ステップ９１０で測定される所定のパラメータが、ＶＩ、ＶＱセッティングの適切なレンジにわたってスウィープ（sweep）され得る。適切なレンジをスウィープした後、当該パラメータの最適値に対応するＶＩ、ＶＱセッティングが、ステップ９４０で特定される。典型的な実施形態では、信号Ｉ、Ｑでの最低ＲＳＢに対応するセッティングまたは複数のセッティングが特定され得る。]
    [0051] ステップ９５０では、ステップ９４０で特定されたＶＩ、ＶＱセッティングがオフセット較正制御２００により選択され、図８の受信機のＩ及びＱチャネルに適用される。] 図８
    [0052] 最適なＶＩ、ＶＢセッティングを決定する具体的なアルゴリズムが上記述べられたが、当業者は、最適なセッティングを決定するために較正のセッティングをスウィープするためのその他のアルゴリズムが適用出来ることを認識するだろう。例えば、本明細書において先に参照された、“Offset correction for passive mixers”と表題された米国特許出願番号１１／８６４，３１０に開示された較正アルゴリズムを使用しても良い。]
    [0053] 本明細書で開示された較正方法はまた、明示的に述べられたものに加えて、その他の所定のパラメータを最適化するためにも使用されて良い。例えば、いずれかのミキサの振幅または位相利得のようなものである。上記典型的な実施形態もまた、本開示の範囲内にあると意図される。]
    [0054] 典型的な実施形態では、図９で述べた較正フェーズは、ＬＮＡに入力される信号ＲＦｐ／ＲＦｎが既知である際に実行され得る。例えば、出荷前にチップがテストされる際に、工場において較正がなされても良い。あるいは、以下のように通常動作の間に較正がなされても良い。完全な双方向通信（duplexing）がサポートされている場合（すなわち、単一の電波（radio）により同時に送信及び受信出来る）、送受切り替え部８３０の残留結合を介してＲＸ８５０に結合される図８のＴＸ８１０は、信号を送信し得る。例えば送受切り替え部８３０及び／またはＴＸ／ＲＸフィルタ（図示せず）によってもたらされた、送信経路及び受信経路間の減衰（attenuation）に打ち勝つため、ＴＸ８１０が、適切な高電力レベルで送信を行い得ることに留意する。] 図８ 図９
    [0055] 典型的な実施形態では、オフセット較正制御２００は、図９で述べたステップを実行するプロセッサを備え得る。プロセッサにこのステップを実行するよう命令するコードは、プロセッサによりアクセス可能なＲＡＭまたはＲＯＭのようなあらゆる媒体に記録され得る。オフセット較正制御２００はまた、図９のステップの処理の結果に基づいて電圧ＶＩ、ＶＱを生成するための、デジタル／アナログ変換回路を含む回路を備え得る。そのような変換回路は、図１１及び１２を参照して、本明細書で後に述べられる。] 図１１ 図９
    [0056] 図１０は、本明細書に開示された技術が、送信機装置におけるＩ−Ｑミスマッチを補正するために適用される典型的な実施形態を図示する。図１０において、Ｉミキサ１１０及びＱミキサ１２０は、ローパスフィルタ１０００及び１０１０によってフィルタリングされたベースバンド入力信号ＢＢ＿Ｉ（同相）及びＢＢ＿Ｑ（直交位相）を受信する。ミキサ１１０、１２０は、局部発振器信号ＬＯ＿Ｉ及びＬＯ＿Ｑと乗算することにより、ベースバンド信号をより高い周波数に変調する。変換された信号は、出力がパワーアンプ（ＰＡ）１０３０に結合された可変利得増幅器（ＶＧＡ）１０２０に入力される。] 図１０
    [0057] 典型的な実施形態では、オフセット較正制御２００は、Ｉ−Ｑミスマッチにつきミキサ１１０、１２０を較正するための本明細書に開示の方法に従って、バイアス電圧ＶＩ及びＶＱを生成し得る。受信機のＩまたはＱミキサをバイアスすることについて本明細書で述べられた方法の全てが、送信機のＩまたはＱミキサのバイアスに適用できることに留意する。また当業者は、いくつかの典型的な実施形態が、回路ブロックの機能を、図１０とは異なるように分割（partition）し得ることを理解するだろう。例えば、ＬＰＦ１０００、１０１０は、ミキサ１１０、１２０の機能に組み込まれても良い。そのような典型的な実施形態は、本開示の範囲内にあると意図される。] 図１０
    [0058] 典型的な実施形態では、ＶＩ及びＶＱの較正を実行するため、ＰＡ出力のＲＳＢが、“センスループ（sense loop、図示せず）”により測定されて、残留側帯波がＲＦからベースバンドにダウンコンバートされ得る。ダウンコンバートされたＲＳＢはＡＤＣを用いてデジタル化され、ベースバンドプロセッサを用いて処理されて、オフセット較正制御が調整され得る。典型的な実施形態では、ＴＸの較正は、“ループバックモード（loopback mode）”の期間に図８に示すアーキテクチャを用いて行われても良い。ここでは、ＴＸの出力は、アンテナよりもむしろＲＸ入力に直接に結合される。] 図８
    [0059] 当業者は、本明細書に開示された技術が、本明細書に明示的に開示された送信機及び受信機の較正に適用される必要が無いことを理解するだろう。より正確には、本技術は、Ｉ及びＱミキサ、ＴＩＡ、及び／またはＧｍモジュールを用いるあらゆる通信装置に適用され得る。そのような実施形態は、本開示の範囲内にあると意図される。]
    [0060] 本開示の更なる側面では、単一のベース電圧及びオフセットを前提として、電圧ＶＩ及びＶＱを生成するオフセット較正制御２００のための技術が与えられる。図１１は、双方向電流デジタル／アナログコンバータ（ＤＡＣ）を用いて電圧ＶＩ及びＶＱを生成する電圧及び電圧オフセット生成器の典型的な実施形態を図示する。図１１において、デジタルベース電圧ＶＩ(DIGITAL)が電圧ＤＡＣ１１００に供給される。電圧ＤＡＣ１１００は、対応するアナログ電圧ＶＩ(ANALOG)を出力する。典型的な実施形態では、電圧ＤＡＣ１１００は、複数のスイッチのひとつによって選択的にタップ（tap）される、単純な抵抗チェーンであって良い。電圧ＤＡＣ１１００の出力は、バッファ１１１０に結合される。典型的な実施形態では、バッファ１１１０の出力は、図２のオフセット較正制御２００により、制御電圧ＶＩとして供給され得る。] 図１１ 図２
    [0061] また図１１では、デジタルオフセット電圧Offset(DIGITAL)が、双方向電流デジタル／アナログコンバータ（ＤＡＣ）１１４０に与えられる。電流ＤＡＣ１１４０は、振幅Offset(ANALOG)を有するアナログ電流ＩＤＡＣを出力する。ノードＡ（電流ＤＡＣ１１４０の出力に対応する）では、電圧が以下のようになる。すなわち、
    ＶＡ＝ＶＩ(ANALOG)＋Offset(ANALOG)×Ｒ
    ここで、Ｒはレンジ制御（range control）１１２０によって調整可能な可変抵抗である。典型的な実施形態では、Ｒは２ビットのデジタル制御信号（図示せず）を特定することにより、４つの異なる値の中から選択可能である。] 図１１
    [0062] 図示する典型的な実施形態では、電流ＤＡＣ１１４０は、電流の供給とシンク（sink）の両方が可能な双方向電流ＤＡＣである。正の値に相当するOffset(DIGITAL)の値の場合には、ＤＡＣ１１４０は電流を供給し、負の値に相当するOffset(DIGITAL)の値の場合には、ＤＡＣ１１４０は電流をシンク（sink）出来る。または逆の場合でも同様である。このようにして、Offset(DIGITAL)のプログラムされた符号（sign）に依存して、ベース電圧ＶＩよりも高いまたは低い電圧ＶＡが生成され得る。]
    [0063] 典型的な実施形態では、電圧ＶＡは、図２のオフセット較正制御２００により制御電圧ＶＱ(ANALOG)として供給され得る。] 図２
    [0064] 当業者は、代わりうる典型的な実施形態において、ＶＱがベース電圧とされても良く、オフセットがＶＩを生成するためのＶＱに与えられてもよい。その他の典型的な実施形態では、上記に開示されているように、ＶＩまたはＶＱのいずれかが、複数の制御電圧を有していても良く、これらの全てまたはいずれかは、図１１に示す方法を用いて生成され得る。そのような典型的な実施形態は、本開示の範囲内にあると意図される。] 図１１
    [0065] 図１２は、一方向電流ＤＡＣ１２４０を用いて電圧ＶＩ及びＶＱを生成する電圧及び電圧オフセット生成器の典型的な実施形態を図示する。図１２では、一方向電流ＤＡＣ１２４０は、振幅Offset(ANALOG)を有する電流ＩＤＡＣを供給する。当業者は、代わりうる典型的な実施形態（図示せず）において、図１２の回路に適切な変形を加えて、電流ＤＡＣ１２４０が電流を供給するよりもむしろシンク（sink）し得ることを理解するだろう。] 図１２
    [0066] 図１２では、ベース電圧Ｖbase(DIGITAL)が電圧ＤＡＣ１１００に供給される。電圧ＤＡＣ１１００の出力電圧Ｖbase(ANALOG)は、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６の設定に依存して、バッファ１２００またはバッファ１２１０のいずれかに結合される。] 図１２
    [0067] 第１の設定では、ＶＸがhighでＶＸＢがlowとされて、Ｓ１、Ｓ２、Ｓ５がクローズ、Ｓ３、Ｓ４、Ｓ６がオープンされる。この設定では、電圧ＤＡＣ１１００の出力はバッファ１２００の入力に結合され、ＶＡはＶbase(ANALOG)に等しくなる。電流ＤＡＣ１２４０により供給される電流ＩＤＡＣは、ノードＤからスイッチＳ５を介してバッファ１２００の出力に流れる。よって、ノードＤの電圧ＶＤは次のように与えられる。すなわち、
    ＶＤ＝Ｖbase(ANALOG)＋Offset(ANALOG)×Ｒ
    ここでＲは、先に述べた通りレンジ制御１１２０によって設定可能な可変抵抗である。ＶＤは、スイッチＳ２を介してバッファ１２１０の入力に結合され、バッファ１２１０の出力電圧ＶＢはＶＤに等しくなる。すなわち、
    ＶＢ＝ＶＡ＋Offset(ANALOG)×Ｒ （第１の設定）。]
    [0068] 第２の設定では、ＶＸＢがhighでＶＸがlowとされて、Ｓ１、Ｓ２、Ｓ５がオープン、Ｓ３、Ｓ４、Ｓ６がクローズされる。この設定では、電圧ＤＡＣ１１００の出力はバッファ１２１０の入力に結合され、ＶＢはＶbase(ANALOG)に等しくなる。電流ＤＡＣ１２４０によって供給される電流ＩＤＡＣは、ノードＤからスイッチＳ６を介してバッファ１２１０の出力に流れる。ノードＤの電圧ＶＤは次のように与えられる。すなわち、
    ＶＤ＝ＶＢ＋Offset(ANALOG)×Ｒ
    ＶＤは、スイッチＳ４を介してバッファ１２００の入力に結合され、バッファ１２００の出力電圧ＶＡはＶＤに等しくなる。この場合、
    ＶＡ＝ＶＢ＋Offset(ANALOG)×Ｒ （第２の設定）。]
    [0069] よって、第１の構成ではＶＢがOffset(ANALOG)×Ｒの値だけＶＡよりも高くなり、第２の設定ではＶＡがOffset(ANALOG)×Ｒの値だけＶＢより高くなることが分かる。]
    [0070] 典型的な実施形態では、図２のオフセット較正制御２００によって生成される電圧ＶＩ及びＶＱは、図１２の電圧ＶＡ及びＶＢに対応し得る。この典型的な実施形態では、電圧ＶＩ及びＶＱは、Ｖbase(DIGITAL)、Offset(DIGITAL)、可変抵抗Ｒ、及び制御電圧ＶＸ及びＶＸＢによるスイッチの設定により、特定され得る。] 図１２ 図２
    [0071] 当業者は、情報及び信号が任意の様々な異なる技術及び技法を使用して表され得ることを理解するであろう。例えば、上述の至る所で参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場または粒子、光学場または粒子、またはその任意の組合せによって表され得る。]
    [0072] 当業者は、本明細書に開示された実施形態に関連して述べられた様々な例示の論理ブロック、モジュール、回路、及びアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または双方の組合せとして実施され得ることを更に認識するであろう。ハードウェア及びソフトウェアのこの互換性を明確に例証するために、様々な例示の要素部品、ブロック、モジュール、回路、及びステップは、一般にそれらの機能に関して上で述べられてきた。そのような機能がハードウェアまたはソフトウェアとして実施されるかは、特定のアプリケーション及びシステム全体に課せられた設計制限に依存する。当業者は、記述した機能を特定の各アプリケーションのために様々な方法で実施し得るが、そのような実施決定はこの発明の典型的な実施形態の範囲から逸脱するものと解釈されるべきでない。]
    [0073] 本明細書に開示された実施形態に関連して述べられた様々な例示の論理ブロック、モジュール、及び回路は、本明細書で述べた機能を実行するために設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、またはその他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェア部品、またはその任意の組合せによって実装または実行され得る。汎用プロセッサは、マイクロプロセッサであって良いが、これに代わるものでは、プロセッサはあらゆる従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、計算デバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連係した１つまたはそれ以上のマイクロプロセッサ、または他の任意のそのような構成として実施され得る。]
    [0074] 本明細書に開示された実施形態に関連して述べられた方法またはアルゴリズムのステップは、直接、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはその二つの組合せにおいて具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的に書き込み可能なＲＯＭ（ＥＰＲＯＭ）、電気的に消去及び書き込み可能なＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で既知である他の形の任意の記録媒体に存在し得る。典型的な記録媒体は、プロセッサが記録媒体から情報を読み出し、そして記録媒体へ情報を書き込むことが出来るように、プロセッサへ結合され得る。これに代るものでは、記録媒体は、プロセッサへ一体化されても良い。プロセッサ及び記録媒体は、ＡＳＩＣ内にあっても良い。ＡＳＩＣは、ユーザ端末内にあっても良い。あるいは、プロセッサ及び記録媒体は、ユーザ端末においてディスクリート部品としてあっても良い。]
    [0075] １つまたはそれ以上の典型的な実施形態では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、それらの機能は１つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能な媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能な媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶メディア及び通信メディアの双方を含む。記録媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたはその他の光ディスク媒体、磁気ディスク媒体またはその他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを運びまたは保持するために使用され、そしてコンピュータによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、またはその他のリモートソースから送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気によってデータを再生し、ディスク（disc）はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。]
    [0076] 開示された典型的な実施形態の上記説明は、当業者に本発明の製造及び使用を可能にするために与えられる。これらの典型的な実施形態の種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この発明の範囲または精神から逸脱することなく、その他の実施形態に適用され得る。よって、この発明は、本明細書に示された典型的な実施形態に限定されることを意図したものではないが、本明細書で開示された新規な特徴と原理に一致する最も広い範囲に許容される。]
    权利要求:

    請求項1
    少なくとも１つの同相成分（Ｉ）バイアス電圧またはＩバイアス電流を有するＩ信号経路と、少なくとも１つの対応する直交成分（Ｑ）バイアス電圧またはＱバイアス電流を有するＱ信号経路と、前記Ｉバイアス電圧またはＩバイアス電流の少なくとも１つが、前記Ｑバイアス電圧またはＱバイアス電流の対応する１つと異なる値を有するように、前記Ｉバイアス電圧、Ｉバイアス電流、Ｑバイアス電圧、またはＱバイアス電流の少なくとも１つを制御するオフセット較正制御とを備える装置。
    請求項2
    前記装置は、通信受信機を備える、請求項１の装置。
    請求項3
    前記装置は、通信送信機を備える、請求項１の装置。
    請求項4
    前記Ｉ及びＱ信号経路は、対応するＩ及びＱミキサを備え、少なくとも１つの前記Ｉバイアス電圧またはＩバイアス電流は、前記Ｉミキサのバイアス電圧または電流を含み、少なくとも１つの前記Ｑバイアス電圧またはＱバイアス電流は、前記Ｑミキサのバイアス電圧または電流を含む、請求項１の装置。
    請求項5
    各ミキサは、少なくとも１つの差動ペアを備え、前記Ｉバイアス電圧、Ｉバイアス電流、Ｑバイアス電圧、またはＱバイアス電流の少なくとも１つは、前記ミキサの少なくとも１つの差動ペアの第１ゲートバイアス電圧を含む、請求項４の装置。
    請求項6
    前記Ｉバイアス電圧、Ｉバイアス電流、Ｑバイアス電圧、またはＱバイアス電流の前記少なくとも１つは、前記ミキサの前記少なくとも１つの差動ペアの第２ゲートバイアス電圧を更に含み、前記第１及び第２ゲートバイアス電圧は、単一の差動ペアのそれぞれ第１及び第２トランジスタに結合され、前記オフセット較正制御は更に、前記第１及び第ゲートバイアス電圧間にオフセットを与えるように構成されている、請求項５の装置。
    請求項7
    前記Ｉバイアス電圧、Ｉバイアス電流、Ｑバイアス電圧、またはＱバイアス電流の前記少なくとも１つは、前記ミキサの前記少なくとも１つの差動ペアの基板バイアス電圧を更に含む、請求項６の装置。
    請求項8
    前記Ｉバイアス電圧、Ｉバイアス電流、Ｑバイアス電圧、またはＱバイアス電流の前記少なくとも１つは、前記ミキサの前記少なくとも１つの差動ペアのバルクバイアス電圧を含む、請求項４の装置。
    請求項9
    各ミキサはパッシブミキサである、請求項５の装置。
    請求項10
    各ミキサはアクティブミキサである、請求項５の装置。
    請求項11
    各ミキサはアクティブミキサであり、各アクティブミキサは、少なくとも１つのバイアストランジスタを備え、前記Ｉバイアス電圧、Ｉバイアス電流、Ｑバイアス電圧、またはＱバイアス電流の前記少なくとも１つは、前記少なくとも１つのバイアストランジスタに関連付けられたバイアス電流を含む、請求項４の装置。
    請求項12
    前記Ｉ及びＱ信号経路は、対応するＩ及びＱミキサを備え、前記Ｉ及びＱ信号経路は更に、それぞれ前記Ｉ及びＱミキサの出力に結合された、対応するＩ及びＱトランスインピーダンス増幅器（ＴＩＡ）を備え、前記少なくとも１つのＩバイアス電圧またはＩバイアス電流は、前記Ｉ ＴＩＡのバイアス電圧を含み、前記少なくとも１つのＱバイアス電圧またはＱバイアス電流は、前記Ｑ ＴＩＡのバイアス電圧を含む、請求項１の装置。
    請求項13
    前記Ｉ ＴＩＡの前記バイアス電圧は、前記Ｉ ＴＩＡのコモンモード（common-mode）出力電圧を含み、前記Ｑ ＴＩＡの前記バイアス電圧は、前記Ｑ ＴＩＡのコモンモード出力電圧を含む、請求項１２の装置。
    請求項14
    前記Ｉ及びＱ信号経路は、対応するＩ及びＱミキサを備え、前記Ｉ及びＱ信号経路は更に、それぞれ前記Ｉ及びＱミキサの入力に結合された、対応するＩ及びＱＧｍ増幅器を備え、前記少なくとも１つのＩバイアス電圧またはＩバイアス電流は、前記Ｉ Ｇｍ増幅器のバイアス電圧を含み、前記少なくとも１つのＱバイアス電圧またはＱバイアス電流は、前記Ｑ Ｇｍ増幅器のバイアス電圧を含む、請求項１の装置。
    請求項15
    前記ＩＧｍ増幅器の前記バイアス電圧は、前記Ｉ Ｇｍ増幅器のコモンモード出力電圧を含み、前記Ｑ Ｇｍ増幅器の前記バイアス電圧は、前記Ｑ Ｇｍ増幅器のコモンモード出力電圧を含む、請求項１４の装置。
    請求項16
    前記Ｉ及びＱ信号経路の出力にそれぞれ結合されたＩ及びＱ入力信号を測定するように構成されたプロセッサを更に備え、前記プロセッサは更に、前記測定されたＩ及びＱ入力信号に基づいて、前記オフセット較正制御の出力信号を調整するように構成される、請求項１の装置。
    請求項17
    前記プロセッサは更に、前記Ｉ及びＱ入力信号から測定された残留側帯波に基づいて、前記オフセット較正制御の前記出力信号を調整するように構成されている、請求項１６の装置。
    請求項18
    前記オフセット較正制御は、デジタルで規定された２つの電圧を、２つのアナログ電圧に変換する変換モジュールを備え、少なくとも２つの前記デジタルで規定された電圧は、第１デジタル信号及び第２デジタル信号を備え、対応する前記アナログ電圧は、第１出力ノード及び第２出力ノードで生成され、前記変換モジュールは、前記第１デジタル信号を第１アナログ電圧に変換する電圧デジタル／アナログコンバータと、電流ノードにおいて前記第２デジタル信号を第２アナログ電圧に変換する一方向電流デジタル／アナログコンバータと、オンされる際に、前記第１アナログ電圧を前記第１出力ノード及び抵抗を介して前記電流ノードに結合する、スイッチの第１の組と、オンされる際に、前記第１アナログ電圧を前記第２出力ノード及び抵抗を介して前記電流ノードに結合する、スイッチの第２の組とを備える、請求項１の装置。
    請求項19
    前記第１スイッチがオンされる際に、前記第１アナログ電圧を前記第１出力ノードに結合する第１バッファと、前記第２スイッチがオンされる際に、前記第１アナログ電圧を前記第２出力ノードに結合する第２バッファとを更に備える請求項１８の装置。
    請求項20
    前記第１出力ノードの電圧は、前記オフセット較正制御により、前記Ｉバイアス電圧またはＩバイアス電流の前記少なくとも１つとして供給され、前記第２出力ノードの電圧は、前記オフセット較正制御により、前記Ｑバイアス電圧またはＱバイアス電流の前記対応する１つとして供給される、請求項１８の装置。
    請求項21
    前記抵抗は、制御信号に応じて調整可能である、請求項１８の装置。
    請求項22
    前記電圧デジタル／アナログコンバータは、抵抗チェーンを備える、請求項１８の装置。
    請求項23
    通信装置における同相成分（Ｉ）及び直交成分（Ｑ）信号経路間のミスマッチを低減する方法であって、該方法は、前記Ｉ信号経路の要素についてのバイアスと、前記Ｑ信号経路の要素についてのバイアスとの間にオフセットを与えることを備える方法。
    請求項24
    前記通信装置は、受信機を備える、請求項２３の方法。
    請求項25
    前記通信装置は、前記Ｉ及びＱ信号経路を備える送信機を備える、請求項２３の方法。
    請求項26
    前記Ｉ及びＱ信号経路は、対応するＩ及びＱミキサを備え、前記オフセットを与えることは、前記Ｉミキサのトランジスタと、前記Ｑミキサの対応するトランジスタとの間にオフセットを与えること、を備える請求項２３の方法。
    請求項27
    前記オフセットを与えることは、前記Ｉミキサの前記トランジスタのゲートと、前記Ｑミキサの前記対応するトランジスタのゲートとの間にオフセットを与えること、を備える請求項２６の方法。
    請求項28
    前記Ｉミキサの第１トランジスタと、前記Ｉミキサの第２トランジスタとの間にバイアスオフセットを与えること、を更に備え、前記第１及び第２トランジスタは差動ペアを形成する、請求項２６の方法。
    請求項29
    前記オフセットを与えることは、前記Ｉミキサの前記トランジスタのバルクと、前記Ｑミキサの前記対応するトランジスタのバルクとの間にオフセットを与えること、を備える請求項２６の方法。
    請求項30
    前記オフセットを与えることは、前記Ｉミキサの前記トランジスタのバルクと、前記Ｑミキサの前記対応するトランジスタのバルクとの間にオフセットを与えること、を更に備える請求項２７の方法。
    請求項31
    各ミキサはパッシブミキサである、請求項２６の方法。
    請求項32
    各ミキサはアクティブミキサである、請求項２６の方法。
    請求項33
    各ミキサはアクティブミキサであり、各アクティブミキサは、少なくとも１つのバイアストランジスタを備え、前記オフセットを与えることは、前記Ｉミキサの前記少なくとも１つのバイアストランジスタに関連付けられたバイアス電流と、前記Ｑミキサの前記少なくとも１つのバイアストランジスタに関連付けられたバイアス電流との間にオフセットを与えること、を備える請求項２６の方法。
    請求項34
    前記Ｉ及びＱ信号経路は、対応するＩ及びＱミキサを備え、前記Ｉ及びＱ信号経路は更に、それぞれ前記Ｉ及びＱミキサの出力に結合された、対応するＩ及びＱトランスインピーダンス増幅器（ＴＩＡ）を備え、前記オフセットを与えることは、前記Ｉ ＴＩＡのバイアス電圧と前記Ｑ ＴＩＡの対応するバイアス電圧との間にオフセットを与えること、を備える、請求項２６の方法。
    請求項35
    前記Ｉ ＴＩＡの前記バイアス電圧は、前記Ｉ ＴＩＡのコモンモード（common-mode）出力電圧を含み、前記Ｑ ＴＩＡの前記バイアス電圧は、前記Ｑ ＴＩＡのコモンモード出力電圧を含む、請求項３４の方法。
    請求項36
    前記Ｉ及びＱ信号経路は、対応するＩ及びＱミキサを備え、前記Ｉ及びＱ信号経路は更に、それぞれ前記Ｉ及びＱミキサの入力に結合されたＩ及びＱＧｍ増幅器を備え、前記オフセットを与えることは、前記Ｉ Ｇｍ増幅器のバイアス電圧と前記Ｑ Ｇｍ増幅器の対応するバイアス電圧との間にオフセットを与えること、を備える、請求項２３の方法。
    請求項37
    前記ＩＧｍ増幅器の前記バイアス電圧は、前記Ｉ Ｇｍ増幅器のコモンモード出力電圧を含み、前記Ｑ Ｇｍ増幅器の前記バイアス電圧は、前記Ｑ Ｇｍ増幅器のコモンモード出力電圧を含む、請求項３６の方法。
    請求項38
    前記通信装置は受信機を備え、前記受信機は、前記Ｉ及びＱ信号経路を備え、前記方法は、前記Ｉ及びＱミキサの出力にそれぞれ結合されたＩ及びＱ入力信号を測定することと、前記測定されたＩ及びＱ入力信号に基づいて、前記与えられるオフセットを調整することとを備える、請求項２６の方法。
    請求項39
    前記与えられるオフセットを調整することは、前記Ｉ及びＱ入力信号から測定された残留側帯波に基づいて、前記与えられるオフセットを調整すること、を備える、請求項３８の方法。
    請求項40
    前記受信機の入力に、制御された入力信号を供給することを更に備える請求項３８の方法。
    請求項41
    前記通信装置は送信機及び送受切り替え器を更に備え、前記制御された入力信号を供給することは、前記送信機を用いて制御された入力信号を送信することと、前記送信された制御された入力信号を、前記送受切り替え器を介して前記受信機の前記入力に結合することとを備える、請求項４０の方法。
    請求項42
    前記Ｉ信号経路の要素についてのバイアスと、前記Ｑ信号経路の要素についてのバイアスとの間の、複数の候補となるオフセットを与えることと、与えられた前記複数の候補となるオフセットのそれぞれについて、前記Ｉ及びＱミキサの出力に結合されたＩ及びＱ入力信号を測定することとを更に備える請求項３８の方法。
    請求項43
    前記測定されたＩ及びＱ入力信号に基づいて、前記与えられるオフセットを調整することは、前記測定されたＩ及びＱ入力信号から算出された最小の残留側帯波に関連付けられた、前記候補となるオフセットを与えること、を備える請求項４２の方法。
    請求項44
    前記通信装置は送信機を備え、前記送信機は前記Ｉ及びＱ信号経路を備え、前記Ｉ信号経路はＩミキサを備え、前記Ｑ信号経路はＱミキサを備え、前記方法は、前記Ｉミキサの入力に参照Ｉ信号を与えることと、前記Ｑミキサの入力に参照Ｑ信号を与えることと、前記送信機により送信された信号のパラメータを測定することと、前記送信機により送信された前記信号の前記パラメータを測定することに基づいて、前記与えられるオフセットを調整することとを更に備える、請求項２３の方法。
    請求項45
    前記送信機により送信された前記信号の前記パラメータは、残留側帯波である、請求項４４の方法。
    請求項46
    前記通信装置は更に、送受切り替え器及び受信機を備え、前記送信機により送信された前記信号の前記パラメータを測定することは、前記送信機により送信された前記信号を、前記送受切り替え器を介して前記受信機の入力に結合することを備え、前記与えられるオフセットを調整することは、前記測定された送信された信号の最小の残留側帯波に関連付けられたオフセットを、前記Ｉミキサについてのバイアス要素と前記Ｑミキサについてのバイアス要素との間に与えることを備える、請求項４５の方法。
    請求項47
    同相成分（Ｉ）信号経路及び直交成分（Ｑ）信号経路と、前記Ｉ信号経路の要素についてのバイアスと、前記Ｑ信号経路の要素についてのバイアスとの間にオフセットを与える手段とを備える装置。
    請求項48
    与えられる最適なオフセットを決定する手段を更に備える、請求項４７の装置。
    請求項49
    前記Ｉ信号経路の要素についてのバイアス電圧、及び前記Ｑ信号経路の要素についてのバイアス電圧を生成する手段を更に備える、請求項４８の装置。
    請求項50
    通信装置において、Ｉ信号経路の要素と、対応するＱ信号経路の要素との間に与えられるべきオフセットを特定するコンピュータプログラム製品であって、該製品は、コンピュータに対して、それぞれ前記Ｉ及びＱ信号経路の出力に結合されたＩ及びＱ入力信号を測定させるコードと、コンピュータに対して、前記測定されたＩ及びＱ入力信号に基づいて、前記与えられたオフセットを調整させるコードとを備えるコンピュータ読み取り可能な媒体を備える、製品。
    請求項51
    コンピュータに対して、前記測定されたＩ及びＱ入力信号に基づいて、前記与えられたオフセットを調整させるコードは、コンピュータに対して、前記Ｉ及びＱ入力信号から測定された残留側帯波に基づいて、前記与えられたオフセットを調整させるコードを備える、請求項５０のコンピュータプログラム製品。
    請求項52
    前記通信装置は送信機、送受切り替え器、及び受信機を備え、前記製品は、コンピュータに対して、前記送信機を用いて、制御された入力信号を、送受切り替え器を介して前記受信機の入力に送信させるコードを更に備える、請求項５１のコンピュータプログラム製品。
    請求項53
    前記Ｉ信号経路の要素についてのバイアスと、前記Ｑ信号経路の要素についてのバイアスとの間の、複数の候補となるオフセットを与えるコードと、与えられた前記複数の候補となるオフセットのそれぞれについて、前記Ｉ及びＱミキサの出力に結合されたＩ及びＱ入力信号を測定するコードとを更に備える、請求項５２のコンピュータプログラム製品。
    請求項54
    第１デジタル信号及び第２デジタル信号を含む２つのデジタルで規定された電圧を、第１出力ノード及び第２出力ノードに生成される２つのアナログ電圧に変換する装置であって、前記変換モジュールは、前記第１デジタル信号を第１アナログ電圧に変換する電圧デジタル／アナログコンバータと、前記第２デジタル信号を電流ノードの第２アナログ電流に変換する一方向電流デジタル／アナログコンバータと、オンされる際に、前記第１アナログ電圧を、前記第１出力ノード及び抵抗を介して前記電流ノードに結合するスイッチの第１の組と、オンされる際に、前記第１アナログ電圧を、前記第２出力ノード及び抵抗を介して前記電流ノードに結合するスイッチの第２の組とを備える装置。
    請求項55
    前記第１スイッチがオンされる際に、前記第１アナログ電圧を前記第１出力ノードに結合する第１バッファと、前記第２スイッチがオンされる際に、前記第１アナログ電圧を前記第２出力ノードに結合する第２バッファとを更に備える、請求項５４の装置。
    請求項56
    前記抵抗は、制御信号に応じて調整可能である、請求項５４の装置。
    請求項57
    前記電圧デジタル／アナログコンバータは、抵抗チェーンを備える、請求項５４の装置。
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